В будущих CPU и GPU наверняка будет все больше применяться многочиповый подход. AMD уже активно его использует с процессорами Ryzen Threadripper, соединяя в упаковке несколько кристаллов. В будущем вполне возможны дизайны на основе множества мелких кристаллов, количество которых будет зависеть от направленности продукта. И сегодня производители CPU и GPU работают над технической реализацией подобных решений.
AMD для своих GPU с памятью HBM использует подложку, но производить подобные чипы нелегко, обходятся они дорого. Intel использует технологию EMIB (Embedded Multi-die Interconnect Bridge), также в будущем возможно появление индукционной передачи данных между кристаллами, что можно видеть по тестовому чипу с TCI (ThruChip Interface).
TSMC является контрактным производителем, сегодня компания развивает производство по 7-нм техпроцессу, но она работает и над другими технологиями. Для будущих продуктов, состоящих из нескольких кристаллов, TSMC предложит еще одну технологию, разработанную вместе с Cadence. Она называется Wafer-on-Wafer или WoW. После технологий Chip-on-Wafer-on-Substrates (CoWoS) и Integrated-Fan-Out (InFO), WoW представляет собой третье поколение 3D-технологий.
Технология Wafer-on-Wafer предусматривает использование двух кристаллов, верхний приклеивается к нижнему "вверх ногами". Между кристаллами используются по два связующих слоя BEOL и FEOL, но TSMC не раскрывает их структуры. В случае одного из чипов используются TSV, чтобы вывести сигналы на упаковку.
У технологии WoW есть некоторые сложности, которые ухудшают долю выхода годных кристаллов. Дело в том, что подложки разрезаются только после процесса приклеивания кристаллов друг к другу. До этого процесса протестировать чип невозможно. Поэтому вполне вероятны ситуации, когда один кристалл в "бутерброде" рабочий, а второй - нет. В таком случае вся конструкция уже не будет функционировать. Так что базовым требованием для WoW является высокий уровень выхода годных кристаллов в целом.
Если верить TSMC, WoW можно комбинировать с другими методами. Например, в одной упаковке "бутерброд" WoW можно использовать вместе с другими кристаллами на подложке. Также через WoW можно будет объединять и больше двух кристаллов, но тогда у всех кристаллов кроме нижнего должны быть каналы TSV.
TSMC планирует использовать технологию Wafer-on-Wafer для чипов, изготавливаемых по 7 или 5-нм техпроцессам. Официального объявления пока нет. Подобная технология позволяет создавать мощные чипы, поэтому она наверняка будет использоваться для процессоров HPC. Компания Cadence выпускает оборудование для производства микросхем и обладает соответствующей компетенцией. В пресс-релизе приведены технологии компании.
- Innovus Implementation System: Supports single database top-die including front/back-side routing and backside-through-silicon-via (BTSV) support, creating connections between multiple dice
- Quantus Extraction Solution: Supports back-side routing layers, sub-circuit replacement for BTSV and die-to-die interface coupling capacitance extraction, enabling electrical analysis between the dice
- Voltus IC Power Integrity Solution: Provides die-level power map generation, enabling concurrent power analysis of multiple dice
- Tempus Timing Signoff Solution: Provides multi-die static timing analysis (STA) support, enabling a checking of timing paths that cross multiple dice
- Physical Verification System (PVS): Offers design rule checking (DRC) and layout vs. schematic (LVS) for die with BTSV, interface alignment and connectivity checks, ensuring that the two dice connect properly
- Virtuoso Platform: Includes features for bump placement and alignment on top of the existing PDK via the Virtuoso Incremental Technology Database (ITDB), creating connections between multiple dice
- OrbitIO interconnect designer: Provides interface connectivity, device flattening, port connectivity and configurable module definitions to manage top-level connectivity, enabling unified planning of die interconnect and alignment
- Sigrity PowerSI 3D-EM Extraction Option: Offers electrical modeling of the combined die and interposer, validating that the power and ground distribution is sufficient for multiple dice
- Sigrity PowerDC technology: Thermal analysis solution with interposer and die analysis capabilities that allow co-simulation with Voltus IC Power Integrity Solution, enabling inclusion of temperature into concurrent electromigration analysis of multiple dice
- Sigrity XcitePI Extraction: Provides accurate interposer-level interconnect model extraction, enabling validation of high-speed signal propagation in the time and frequency domains
- Sigrity SystemSI technology: Automatic construction of complete model-based interconnect topologies used to drive simultaneous switching noise (SSN/SSO) analysis for concise eye-diagram validation