TSMC считает Advanced Packaging одним из своих ключевых направлений — без него современные чипы попросту не работают. Поэтому компания расширяет не только фабрики, но и мощности по корпусировке. К следующим шагам в этой области мы еще вернемся.
При переходе на HBM4 базовые кристаллы получат куда более важную роль. Их больше не будут выпускать сами производители памяти — Micron, Samsung или SK Hynix. Вместо этого появятся стандартные базовые кристаллы, которые разработчики смогут легко встраивать в свои решения.
Уже на уровне этих базовых кристаллов TSMC обещает заметные улучшения. DRAM-процесс им больше не нужен — вместо него используется техпроцесс N12, который заметно более современный. TSMC приводит конкретные данные: напряжение падает с 1,1 до 0,8 В, а эффективность растет примерно в полтора раза. В HBM4 используется стандартный PHY — то есть стандартный физический интерфейс.
В HBM4E / C-HBM4E TSMC делает еще один большой шаг — к техпроцессу N3P. Напряжение снижается до 0,75 В, а эффективность, по словам компании, удваивается по сравнению с текущими DRAM-процессами. Кроме того, в базовый кристалл встроены контроллеры памяти. Обычно они находятся в самом GPU/ASIC, к которому подключают HBM. Поэтому PHY у HBM4E — уже не стандартный, а адаптированный под конкретное решение.
HBM4 впервые появится в ускорителях ИИ — AMD Instinct MI400 и NVIDIA Rubin. Для AMD заявлены 432 ГБ HBM-памяти и до 19,6 ТБ/с пропускной способности. NVIDIA Rubin выйдет на те же ~20 ТБ/с.
TSMC о вариантах корпусировки: CoWoS, SoIC и SoW
В Advanced Packaging входят CoWoS (Chip on Wafer on Substrate), InFO (Integrated Fan-Out) и System-on-Wafer (SoW). Последний активно использует Cerebras, а TSMC уже развивает его дальше — до SoW-P и SoW-X.
InFO нужен для прямого соединения кристаллов через «мост». Эту технологию AMD применяет в своих Instinct-ускорителях. Варианты InFO-POP и InFO-2.5D дадут дизайнерам больше свободы, но заметно усложнят проектирование.
CoWoS — главный рабочий инструмент TSMC. Он объединяет вычислительные чиплеты с большим числом HBM-кристаллов.
- CoWoS-S (2016): 1,5× reticle limit, 4 HBM, техпроцесс N16.
- CoWoS-S сегодня: 3,3× reticle limit, 8 HBM, техпроцессы N5/N4.
- CoWoS-R: более высокая пропускная способность межсоединений, поддержка N3.
- Следующее поколение — CoWoS-L:
- 5,5× reticle limit (≈4 500 мм²);
- до 12 чипов HBM3E/HBM4;
- нацелено на ускорители вроде AMD Instinct MI450X и NVIDIA Vera Rubin (2026).
- CoWoS-L в 2027 году:
- техпроцесс A16;
- 9,5× reticle limit;
- более 12 HBM-кристаллов.
SoIC: 3D-стекинг становится ключевым
3D V-Cache уже показал, что SRAM можно укладывать над или под вычислительными чиплетами. Сейчас TSMC производит N4-на-N5 варианты с шагом bump-контактов 6 мкм. Размер таких кристаллов вырос от 0,4 до 0,8 reticle limit.
В этом году начнется выпуск SoIC-конфигураций N3-на-N4. Каждый из таких чипов может достигать ~830 мм² — и верхний кристалл при этом больше ничем не ограничен.
3Dblox: как TSMC упрощает проектирование сложных 2.5D/3D-структур
Чтобы разработчики могли быстрее описывать сложные структуры в многокристальных 2.5D/3D-корпусах, TSMC создала язык 3Dblox. Он позволяет задавать иерархию модулей внутри дизайна, повторно использовать одни и те же блоки и снижать количество ручной проверки.
Преимущество в том, что верификация проводится один раз. Например, проверка интерфейса — правильно ли подключены µBumps — выполняется на уровне блока. После этого чиплет можно использовать сколько угодно раз без повторных проверок.
Еще одна важная часть 3Dblox — межчиплетная проверка (Inter-Chiplet Verification) с помощью DRC. Система проецирует слои и проверяет, соблюдает ли весь комплект чиплетов проектные правила в собранном корпусе.
В крупных корпусах современных высокоинтегрированных чипов инженеры уже укладывают и правильно разводят свыше 100 миллионов микровыступов (µBumps). Сложность растет вместе с миниатюризацией: если раньше шаг между контактами держался на уровне 9 мкм, то теперь для чиплетов стремятся перейти к шагу всего 5 мкм. На это хорошо указывают разные технологии корпусирования: CoWoS-S использует примерно 15 миллионов бампов, CoWoS-L — около 50 миллионов, а решения System on Wafer (SoW) поднимаются до 400 миллионов.
Подложки, интерпозеры и SoC используют разные шаги контактов, поэтому инженерам приходится точно подгонять выравнивание всех уровней, чтобы связи в 3D-стекинге легли правильно. На этапе физического проектирования, прежде всего при floorplanning, каждый дизайн-блок привязывают к своему 3D-шаблону бампов. Это позволяет последовательно передавать блоки сверху вниз — от уровня SoC к подложке. Если в процессе меняется планировка, уже проверенные и привязанные блоки легко подстроить под новый вариант, и правки проходят быстро.
Мы подготовили отдельный материал о трех опорных направлениях TSMC: advanced silicon, stacking и передовом корпусировании.
Подписывайтесь на группу Hardwareluxx ВКонтакте и на наш канал в Telegram (@hardwareluxxrussia).