Недавно опубликованные спецификации JEDEC для памяти High Bandwidth Memory второго поколения указывают на максимальный объем 32 Гбайт с пропускной способностью до 1.024 Гбайт/с. Но память HBM2 некоторое время останется уделом high-end видеокарт, на остальных моделях будет какое-то время использоваться GDDR5. Еще в прошлом году JEDEC утвердила память GDDR5X, продвигаемую Micron. Скорее всего мы увидим эту память в 2016 году на некоторых видеокартах, так что не мешает обсудить технические спецификации GDDR5X.
Как можно догадаться по названию, у памяти GDDR5 и GDDR5X много общего. Но имеются и ограничения. Чипы памяти GDDR5 упаковываются в корпуса BGA со 190 контактами, а не 170. Так что производители не смогут перейти с GDDR5 на GDDR5X простой перепайкой чипов. И габариты чипов 14 x 10 мм здесь сказываются мало.
Самым большим техническим отличием между GDDR5 и GDDR5X является в два раза больший размер prefetch – он увеличился с восьми до 16 слов данных. Тактовая частота чипов составит от 1.250 МГц до 2.000 МГц, здесь изменений мало. Но с помощью удвоения prefetch контроллер памяти может теоретически работать в два раза быстрее, что позволяет теоретически удвоить плотность чипов. Каждый чип подключается к контроллеру по 32-битному интерфейсу, возможен объем до 2 Гбайт на чип. Как и раньше, исходя из ширины шины памяти контроллера и конфигурации памяти, можно прикинуть теоретически возможный объем. С 256-битным интерфейсом теперь получится использовать 16 Гбайт памяти GDDR5X. С 384-битным интерфейсом (NVIDIA GM200) и 512-битным (AMD Hawaii) можно даже устанавливать 24 или 32 Гбайт.
Брифинг Micron по поводу GDDR5X
Пропускная способность чипа памяти составляет 8 Гбит/с для GDDR5 на 2.000 МГц. Micron работает на тем, чтобы в нынешней версии GDDR5X обеспечить от 10 до 12 Гбит/с, но планирует до 16 Гбит/с. По информации Micron, небольшие отличия между памятью GDDR5 и GDDR5X потребуют незначительных изменений в дизайне контроллера памяти, на что AMD и NVIDIA наверняка пойдут.
Несколько примеров. Если у GPU используется 256-битный интерфейс памяти, то переход на GDDR5X с пропускной способностью 12 Гбит/с на чип позволит увеличить общую пропускную способность с 256 до 384 Гбайт/с (с учетом тактовой частоты 2.000 МГц). На 16 Гбит/с мы получаем удвоение до 512 Гбайт/с, причем даже без использования современной памяти HBM. Однако напомним, что память GDDR5X на 16 Гбит/с пока только планируется.
Впрочем, расчеты выше носят теоретический характер, на практике все несколько иначе, без столь экстремальных примеров. Ниже перечислены стандартные конфигурации:
- 4 Gb = 128 Mb x 32 ( 8 Mb x 32 x 16 banks) / 256 Mb x 16 (16 Mb x 16 x 16 banks)
- 6 Gb = 192 Mb x 32 (12 Mb x 32 x 16 banks) / 384 Mb x 16 (24 Mb x 16 x 16 banks)
- 8 Gb = 256 Mb x 32 (16 Mb x 32 x 16 banks) / 512 Mb x 16 (32 Mb x 16 x 16 banks)
- 12 Gb = 384 Mb x 32 (24 Mb x 32 x 16 banks) / 768 Mb x 16 (48 Mb x 16 x 16 banks)
- 16 Gb = 512 Mb x 32 (32 Mb x 32 x 16 banks) / 1 Gb x 16 (64 Mb x 16 x 16 banks)
В спецификациях GDDR5X приведены следующие функции:
- Single ended interface for command, address and data
- Differential clock input CK_t/CK_c for ADD/CMD
- Two differential clock inputs WCK_t/WCK_c, each associated with two data bytes (DQ, DBI_n, EDC) Single Data Rate (SDR) commands (CK)
- Double Data Rate (DDR) addresses (CK)
- QDR and DDR operating modes: • QDR mode: Quad Data Rate (QDR) data (WCK); 16n prefetch architecture with 512 bit per array read or write access; burst length 16 • DDR mode: Double Data Rate (DDR) data (WCK); 8n prefetch architecture with 256 bit per array read or write access; burst length 8
- 16 internal banks
- 4bankgroupsfortCCDL =3tCK and4tCK
- Programmable read latency: 5 to 36 tCK; programmable write latency: 1 to 7 tCK
- Write data mask function via address bus (single/double/quad byte mask)
- Data bus inversion (DBI) & address bus inversion (ABI)
- Input/output PLL/DLL
- Address training: address input monitoring via DQ/DBI_n/EDC pins
- WCK2CK clock training with phase information via EDC pins
- Data read and write training via READ FIFO (depth = 6)
- Read FIFO pattern preload by LDFF command
- Direct write data load to READ FIFO via WRTR command
- Consecutive read of READ FIFO via RDTR command
- Read/write EDC on/off mode
- Programmable EDC hold pattern for CDR
- Read/write data transmission integrity secured by cyclic redundancy check (CRC-8) Programmable CRC read latency = 1 to 4 tCK; programmable CRC write
- latency = 7 to 14 tCK Low Power modes
- RDQS mode on EDC pins
- On-chip temperature sensor with read-out
- Auto & self refresh modes
- Auto precharge option for each burst access
- Temperature sensor controlled self refresh rate
- Optional digital tRAS lockout
- On-die termination (ODT) for all high-speed inputs
- Pseudo open drain (POD-135) compatible outputs
- ODT and output driver strength auto-calibration with external resistor ZQ pin (120 Ω) Programmable termination and driver strength offsets
- Internal VREF for data inputs with programmable levels
- Selectable external or internal VREF for address / command inputs
- Vendor ID for device identification
- Mirror function with MF pin
- IEEE 1149.1 compliant boundary scan
- 1.35 V supply voltage for device operation (VDD) and I/O interface (VDDQ)
- 1.8 V pump voltage (VPP)
- 190 ball BGA package
На данный момент нет информации о том, какой из производителей (AMD или NVIDIA) начнет использовать GDDR5X от Micron вместе со своими GPU.