6-8 декабря пройдет конференция RISC-V Summit. Разработчик SiFive анонсировал несколько новостей. На Supercomputing 2021 тема RISC-V была не такой значимой, но все может измениться в будущем. В фокусе SiFive - дизайн чиплетов и преемник P550.
Несколько недель назад SiFive уже раскрыла подробности P-ядер нового поколения. Они будут работать на 50% быстрее предшественника P550. Уже в начале 2022 года Intel выпустит платформу для разработчиков Horse Creek RISC-V, которая будет содержать ядра P550 или кластеры, либо целую SoC, выпускаемые по 7-нм техпроцессу.
Насчет преемника P550 приведены некоторые подробности, в том числе лучшее масштабирование кластеров ядер. Кэши L2 и L3 тоже будут крупнее. Кэш инструкций и данных составляет до 128 кбайт, в четыре раза больше, чем у P550. В принципе, все это было известно и ранее. На конференции RISC-V Summit будут представлены новые технические детали.
Вторая новость касается дизайна чиплетов. OpenFive, подразделение SiFive, уже предлагает разные интерфейсы для связи между кристаллами (die-to-die, D2D). Они позволяют соединить два кристалла, например, каждое с десятками ядер RISC-V. Причем пропускная способность интерконнекта будет достигать 1,75 Тбит/с, причем возможно масштабирование каналов, что позволит гибко наращивать пропускную способность. Нынешний техпроцесс позволяет добиться плотности ~1,75 Тбит/с на миллиметр. Эффективность интерфейса D2D тоже хорошая, потребляемая мощность меньше 0,5 пДж/бит.
Мы уже публиковали в апреле подробную новость по данному вопросу. На конференции RISC-V Summit нас ждут новые подробности.
Здесь хотелось бы добавить ссылку на тест платформы SiFive HiFive Unmatched, с которым мы впервые оценили производительность дизайна RISC-V.
Подписывайтесь на группы Hardwareluxx ВКонтакте и Facebook, а также на наш канал в Telegram (@hardwareluxxrussia).