В середине июня Intel представила процессоры Xeon на основе Cooper Lake. Из-за некоторых задержек и особенностей микроархитектуры они ориентированы только на серверы с четырьмя и восемью сокетами. Целевой аудиторией подобных CPU будут, в основном, гиперскейлеры.
На конференции HotChips 32, которая стартовала в понедельник, Intel раскрыла первые подробности Xeon на основе Ice Lake. Они будут закрывать оставшийся сегмент дата-центров: CPU предназначены для "младших" серверов с одним или двумя сокетами. Соответственно, процессоры Ice Lake Xeon будут устанавливаться в платформу Whitley. Процессоры на основе Ice Lake-SP относятся к третьему поколению Xeon Scalable - как и процессоры Cooper Lake.
Ice Lake-SP предлагают до 28 ядер Sunny Cove. 8-канальный интерфейс памяти поддерживает DDR4 и Optane Persistent Memory. Процессоры изготавливаются пока еще по 10nm+, а не по техпроцессу 10nm++, который Intel называет 10nm SuperFin Technology. Последний будет использоваться с процессорами Tiger Lake, и 10-нм производство, наконец, будет нормально налажено.
Intel рассказала о ядрах Sunny Cove и архитектуре, которая с процессорами Xeon претерпела ряд изменений. Мы уже рассматривали архитектуру Sunny Cove, но в то время фокусировались на мобильных вариантах.
Фронтальная часть конвейера была оптимизирована, различные регистры и буферы получили большую емкость. У ядер Sunny Cove Intel улучшила предсказание ветвлений. Буфер внеочередного выполнения был увеличен с 224 до 384 записей. Буферы Load/Store и диспетчера теперь могут вмещать 128 + 72 или 160 записей вместо 72 + 56 или 97 ранее. Кэш данных L1 был увеличен с 32 до 48 кбайт. Буфер L2 TLB (Translation Lookaside Buffer) вырос с 1.536 до 2.048 записей. Кэш среднего уровня увеличился с 1 до 1,25 Мбайт.
Intel обещает прирост производительности IPC на 18%. Но ядра Sunny Cove в процессорах Xeon несколько отличаются от мобильных CPU. Intel добавила еще один блок FMA (Fused Multiply Add). Ядра Sunny Cove для серверов оснащены двумя блоками FMA256 и одним FMA512 - у Sunny Cove для настольных ПК/ноутбуков имеются только два FMA256. Что, кстати, видно на слайдах с прошлогоднего Computex. Там Intel показала Sunny Cove в клиентской версии. Дополнительный блок FMA512 в серверных ядрах Sunny Cove тоже вносит свой вклад в прирост IPC, заявленный Intel.
Чтобы использовать аппаратные ресурсы более эффективно, Intel разработала новые инструкции, оперирующие с блоком AVX512 и криптографией. Они позволят процессорам Ice Lake-SP работать в некоторых сценариях во много раз быстрее предшественников на архитектуре Skylake.
Intel поддерживает InfinityFabric
Intel внесла ряд изменений в mesh-интерконнект, который соединяет ядра и компоненты SoC (контроллер памяти, PCI Express PHY и т.д.). Интерконнект процессоров Skylake представляет собой двумерные кольца, которые работают в вертикальном и горизонтальном направлениях, что позволяет выбрать кратчайший маршрут к нужному узлу.
В процессорах Ice Lake-SP теперь используются Power Management Sideband Fabric и General Purpose Sideband Fabric. Что довольно близко к интерконнекту Infinity Fabric у AMD, который тоже разделен на Data Fabric и Control Fabric. Оба варианта Sideband Fabrics по-прежнему соединяют ядра и другие компоненты, такие как UPI, PCIe и DMI. Кольца mesh-интерконнекта в Ice Lake-SP по-прежнему работают вертикально и горизонтально. Intel считает, что два Sideband Fabric обеспечат лучшее управление потоками данных, большую эффективность и производительность.
Подобное улучшение управляемости через Sideband Fabric должно обеспечить более быстрое изменение тактовых частот. Вместо 12 мкс у Cooper Lake, процессоры Ice Lake-SP теперь могут менять частоту меньше чем за 1 мкс. В случае mesh-интерконнекта Intel снизила задержки с 20 до 7 мкс.
В частности, процессор определяет использование AVX512 и выставляет соответствующие тактовые частоты. В будущем уровни энергопотребления будут учитывать используемые инструкции, вместе с которыми тактовую частоту следует снижать. Но если процессоры Skylake и Cooper Lake снижали тактовые частоты от 15% до почти 30%, то в случае Ice Lake-SP тактовые частоты будут оставаться на уровне от 100% до 85% от штатной тактовой частоты.
Можно отметить некоторые изменения в подсистеме ввода/вывода и иерархии памяти. Теперь независимых канала UPI уже три, а не два. Их архитектура не изменилась, то есть 3x UPI x20. Каждый из четырех контроллеров памяти может работать с двумя каналами. В случае Skylake-SP Intel все еще использовала два контроллера с тремя каналами каждый. Контроллеры памяти были полностью пересмотрены, что позволяет им работать эффективнее и быстрее. Переход на четыре контроллера памяти должен улучшить распределение доступа к памяти. Поддерживается Total Memory Encryption (TME) с AES XTS 128Bit. Также поддерживается и память Optane Persistent Memory 200 Series (Barlow Pass).
Улучшения контроллера памяти должны существенно снизить задержки - даже без существенного увеличения тактовых частот. Intel не дает конкретных значений пропускной способности памяти. Но Intel планирует увеличить ее на 45-90%, в зависимости от сценария. Но данные уровни соответствуют пропускной способности для потока на ядре, то есть они не означают пропускную способность всего интерфейса памяти.
На конференции HotChips Intel не стала давать дополнительные подробности процессоров Ice Lake-SP, помимо указанных в статье. Не совсем понятно, являются ли 28 ядер максимумом, который Intel будет производить на 10-нм кристаллах Extreme Core Count. Процессоры Xeon на основе Ice Lake-SP выйдут ближе к концу года.
Подписывайтесь на группы Hardwareluxx ВКонтакте и Facebook, а также на наш канал в Telegram (@hardwareluxxrussia).